UAS Gunadarma Soal FPGA

1. Akronim dari FPGA adalah…
1. File Programmable Gate Array
2. File Programming Gate Array
3. Field Programmable Gate Array
4. Field Programming Gate Array

2. Apakah yang di maksud dengan FPGA ?

a. Komponen elektronika dan semikonduktor yang mempunyai komponen gerbang terprogram (programmable logic) dan sambungan terprogram Komponen gerbang terprogram yang dimiliki meliputi jenis gerbang logika biasa (AND, OR, XOR, NOT) maupun jenis fungsi matematis dan kombinatorik yang lebih kompleks

b. Suatu mikrokontroler dengan kapasitas 8 kb dan programmable

c. Suatu IC yang dapat di gunakan sebagai regulator

d. Suatu piranti elektronika yang tidak kompleks dan tidak dapat di tanamkan program di dalamnya.

3. FPGA merupakan alat untuk perancangan …
1. Perancangan sistem digital yang kemudian bisa menjadi prototype rancangan sistem yang akan dimanufaktur.
2. Perancangan rangkaian yang kemudian bisa menjadi prototype rancangan sistem yang akan dimanufaktur.
3. Perancangan sistem perangkat lunak yang kemudian bisa menjadi prototype rancangan sistem yang akan dimanufaktur.
4. Semua salah

4. Keuntungan dari FPGA adalah…
1. Bisa diprogram mengikuti kebutuhan
2. Kemampuan untuk di program kembali untuk mengkoreksi adanya bugs
3. Harga yang murah
4. Semua benar

5. Secara umum arsitektur FPGA terdiri dari tiga bagian yaitu : kecuali …
1. Configure Logic Block (CLB)
2. D Flip Flop
3. I/O Block
4. Programmable Interconect.

6. FPGA berbeda dari mikrokontroler, karena…
1. Mikrokontroler pada prinsipnya adalah mikroprosesor yang diprogram dengan bahasa assembly dan dirancang sebagai pengendali bukan untuk komputasi.
2. Mikrokontroler pada prinsipnya adalah mikroprosesor yang diprogram dengan bahasa pemrograman berbasis objek dan dirancang sebagai pengendali bukan untuk komputasi.
3. FPGA pada prinsipnya adalah mikrokontroler yang diprogram dengan bahasa assembly dan dirancang sebagai pengendali.
4. Semua salah

7. Keunggulan FPGA adalah…
1. Kemampuan design sistem yang dapat beroperasi pada frekuensi yang semakin tinggi.
2. Kemampuan meningkatkan integrasi system, penempatan lebih banyak system di dalam sebuah chip, dan penggunaan seluruh gate yang ada di dalam FPGA yang membuat keefektifan harga perancangan.
3. Kemampuan software yang mudah digunakan untuk perancangan dan kemampuan untuk menambahkan desain baru pada sistem di FPGA yang sama pada saat yang berbeda.
4. Semua benar

8. FPGA mempunyai banyak pengaplikasian dalam dunia manufacturing maupun robotika dan berbagai macam bidang lainnya, antara lain :
1. Digital signal processing, software-defined radio
2. Medical imaging, computer vision
3. Computer hardware emulation
4. Semua benar

9. Untuk merancang sebuah sistem digital ke dalam chip FPGA digunakan Bahasa Pemrograman yang dapat mendiskripsikan perangkat keras, diantaranya adalah…
1. Bahasa Pemrograman VHDL (Very high speed integrated circuit Hardware Description Language)
2. Verilog HDL (Verilog Hardware Description Language)
3. A,B benar
4. Semua salah

10. Salah satu bahasa pemrograman yang di gunakan di FPGA adalah VHDL, apakah yang di maksud dengan VHDL ?

a. VHDL merupakan sebuah bahasa pemrograman yang digunakan untuk mendeskripsikan hardware.

b. VHDL merupakan Library yang di dunakan dalam modula FPGA

c. VHDL merupakan komponen di dalam FPGA bisa juga mengandung elemen memori (register) mulai dari flip-flop sampai pada RAM (Random Access Memory)

d. VHDL adalah Komponen gerbang terprogram yang dimiliki meliputi jenis gerbang logika biasa (AND, OR, XOR, NOT)

11. VHDL merupakan singkatan dari...

a. VHSIC (Very High Speed Integrated Circuit) Hardware Description Language.

b. Very High Device Language

c. Very-log High Device Language

d. Very-log Hardware Device Language

12. Ekperimen implementasi sistem digital kedalam FPGA diperlukan perangkat-perangkat:
1. Board Evaluasi FPGA (FPGA Evaluation Board) XC3S200 XILINX
2. Pemrogram FPGA (FPGA Programmer) USB Programmer
3. Perangkat lunak pengembangan FPGA (FPGA Development Software)
4. Semua Benar

13. Pengembang FPGA diantaranya adalah…
1. Xilinx
2. Altera
3. A, B benar
4. A, B salah

14. Chip FPGA yang lebih kompleks dapat diperoleh dari jenis FPGA yang dikenal dengan CPLD, CPLD merupakan singkatan dari ?
1. Complex-Programmable Logic Device
2. Complex-Programmable Logic Description
3. Complex-Programmable Logic Directory
4. Complex-Programmable Language Device

15. FPGA merupakan suatu piranti yang terprogramable, dengan Embedded system yang di maksud Embeded System adalah ?

a. System yang biasanya diimplementasikan dengan menggunakan komponen transistor yang membentuk gerbang logika

b. Merupakan sebuah sistem (rangkaian elektronik) digital yang merupakan bagian dari sebuah sistem yang lebih besar, yang biasanya bukan berupa sistem elektronik, dan merupaka sistem yang tertanam

c. Elemen-elemen yang terkait untuk menjalankan suatu aktifitas dengan menggunakan rangkaian elektronik yang terintegrasi

d. Suatu metoda penyimpanan dalam lingkungan komputer, dimana data tersebut disimpan dan diolah secara digital.

16. Apakah fungsi dari Input/output block pada FPGA :

a. Sebagai konfigurasi logic block

b. Sebagai interface antara external package pin dari device dan internal user logic

c. Suatu metode penyimpanan logic block

d. Interkoneksi antara 2 ( dua ) ic

17. Berikut ini adalah Source yang bisa di buat menggunakan program ISE Xilinx FPGA spartan 3E kecuali :

a. Schematic

b. Verilog Module

c. VHDL module

d. VHDL Interkoneksi

18. Secara umum struktur dari pemrograman VHDL terdiri atas dua bagian yaitu bagian yaitu ?

a. Entity dan bagian Interkoneksi

b. ENTITY dan bagian ARCHITECTUR serta Interkoneksi

c. ENTITY dan bagian ARCHITECTURE.

d. ARCHITECTURE dan bagian I/O

19. Bagian ENTITY pada source VHDL module berfungsi sebagai ?

a. menjelaskan spesifikasi pin-pin eksternal yang digunakan dari circuit atau rancangan yang akan dibuat.

b. menjelaskan spesifikasi pin-pin internal yang digunakan dari circuit atau rancangan yang telah dibuat

c. menjelaskan urutan pin-pin eksternal dan internal yang digunakan dari circuit atau rancangan yang akan dibuat

d. menjelaskan spesifikasi jalur – jalur eksternal yang digunakan dari program atau rancangan yang akan dibuat

20. entity reg4 is

port (do,d1,d2,d3,en,clk : in bit;

qo,q1,q3,q4: out bit;);

end entity reg4;

Di struktur manakah program di atas beada dalam pemrograman VHDL ?

a. ARCHITECTURE

b. ENTITY

c. Infrastruktur

d. Interkoneksi

21. Terdapat 3 tiga cara untuk mendiskripsikan Circuit dalam VHDL yaitu ?

a. Behavioral, dataflow dan Structural

b. Dataflow, Entity , Arsitecture

c. Interkoneksi Structural dan behavioral

d. Dataflow Insfratruktur dan interkoneksi

22. Berikut yang merupakan tipe data dalam VHDL kecuali :

a. Bit, Bit_Vector, date, Integer, Real, clock, Character, lifelines

b. Bit, number, Boolean, Integer, Real, Time, Character, String

c. Bit, Bit_Vector, Boolean, Integer, Real, Time, Character, String

d. Semua jawaban di atas benar

23. Apakah Fungsi dari bagian ARCHITECTURE pada pemograman VHDL ?

a. menghubungkan dan memanggil fungsi sesungguhnya dari circuit atau rangkaian

b. menjelaskan atau mewakili fungsi sesungguhnya dari circuit atau rangkaian

c. mencari fungsi dari semua perograman

d. Merancang fungsi interkoneksi

24. LIBRARY ieee;

USE ieee.std_logic_1164.ALL

ENTITY eqcomp4 IS PORT(

a, b: IN std_logic_vector(3 DOWNTO 0);

equals: OUT std_logic);

END eqcomp4;

ARCHITETURE behavioral OF eqcomp4 IS

BEGIN

comp: PROCESS (a, b)

BEGIN

IF a = b then

equals <= ‘1’;

ELSE

equals <= ‘0’;

END IF;

END PROCESS comp;

END behavioral;

Pada Program VHDL di atas termasuk dalam deskripsi ?

a. Data Flow

b. Poces

c. ARChitecture

d. Behavioral

25. Technology Mapping pada proses implementasi FPGA antara lain :

a. Transformasi dari Boolean Expression atau VHDL kedalam bentuk circuit pada FPGA logic blocks

b. Area optimization – meminimalkan penggunaan block

c. Delay optimization – meminimalkan jumlag stage pada critical path

d. Semua benar

26. Pada VHDL terdapat 3 metodologi dalam mendeskripsikan perancangan FPGA, yaitu :

a. Abstraction, Modularity, Hierarchy

b. Abstraction, Serial, Hierarchy

c. Paralel, Modularity, Hierarchy

d. Paralel, Serial, Hierarchy

27. Apa yang dimaksud dengan perancangan Hirarki (Hirarchical design) pada pengembangan FPGA?

a. Perancangan circuit yang terdiri atas beberapa sub-module, dilakukan dengan cara membuat module-module terkecil terlebih dahulu kemudian diintegrasikan menjadi module utama dalam top level.

b. Pengembangan dilakukan dengan cara membuat banyak module sistem kemudian diintegrasi menjadi satu sistem utuh.

c. Pengembangan dilakukan dengan cara membuat sub-module sistem yang dipisahkan dari sistem keseluruhannya.

d. Pengembangan dilakukan dengan cara membuat sub-module sistem yang terpisah-pisah kemudian dikerjakan secara paralel.

28. Keuntungan dari perancangan FPGA menggunakan modularity, antara lain :

a. Membatasi kompleksitas

b. Studi implementasi alternative

c. Pembagian dalam beberapa bagian design

d. Semua benar

29. 
    

Pada gambar, TOP LEVEL dan LEVEL dibawahnya bisa berupa kombinasi antara lain :

a. VHDL-VHDL

b. SCHEMATIC-SCHEMATIC

c. campuran/mix dari SCHEMATIC dan VHDL

d. Semua benar

30. Berikut ini pernyataan yang benar seputar VHDL, antara lain :

1) Case insensitive : “data” is equal to “DATA”

2) Comments: dimulai dengan '-' sampai akhir line

3) Statements diakhiri dengan ';'

4) Signal assignment: '<='

5) User defined names: huruf, angka, underscore

a. 1, 2, 3, 4

b. 2, 3, 4, 5

c. 1, 3, 4, 5

d. 1, 2, 4, 5

31. Fungsi identifier pada VHDL adalah :

a. Sebagai user names dan reserved word

b. Sebagai syntax VHDL

c. Sebagai syntax operasional

d. Sebagai literal VHDL

32. Berikut ini pernyataan yang benar mengenai variable pada VHDL adalah :

1) Dapat memiliki nilai

2) Dapat di update

3) Digunakan untuk memegang hasil komputasi dan untuk variable indeks dalam loop

4) Boleh dengan underscore berturut-turut

a. 1, 2, 3

b. 1, 3

c. 2, 4

d. 4

Untuk soal 33-35 :

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity pilih_mode is

port(

clk : in std_logic;

mode_db : in std_logic;

barled : out std_logic_vector(7 downto 0);

pilihan : out std_logic_vector(2 downto 0);

);

end pilih_mode;

architecture Behavioral of pilih_mode is

signal count : std_logic_vector(2 downto 0);

begin

process(clk,mode_db)

begin

if (clk'event and clk='1') then

if (mode_db='1') then

if (count = “111”) then

count <= “000”;

else

count <= count + “001”;

end if;

end if;

end if;

end process;

-- keluarkan

pilihan <= count;

-- tampilkan

barled <= "00000001" when (count=“000”) else

"00000010" when (count=“001”) else

"00000100" when (count=“010”) else

"00001000" when (count=“011”) else

"00010000" when (count=“100”) else

"00100000" when (count=“101”) else

"01000000" when (count=“110”) else

"10000000" when (count=“111”) else

"00000000";

end Behavioral;

33. Fungsi entity pada contoh listing diatas adalah :

a. Penyimpan modul library VHDL

b. Sebagai deklarasi variable rangkaian

c. Sebagai pemrosesan program

d. Sebagai fungsional rangkaian

34. Dari listing program diatas merupakan contoh pemrograman kalkulator dari bagian blok yaitu :

a. Blok sinkronisasi input

b. Blok pemilih mode kalkulasi

c. Blok kalkulator

d. Blok tampilan ke dua seven segmen

35. Dari contoh listing diatas akan menghasilkan…

a. Hitungan dari 0 sampai 7

b. Hasil keluaran dari blok kalkulasi selebar 8-bit

c. Menghasilkan satu pulsa selebar satu periode clock

d. Pemilih mode kalkulasi

36. Elemen-elemen structural VHDL, antara lain :

a. Std_logic, entity, architecture

b. Std_logic, package, configuration

c. Library, entity, architecture

d. Std_logic, process, package

37. Definisi konfigurasi pada elemen VHDL adalah, kecuali :

a. Melakukan link komponen-komponen ke entity/architecture untuk membangun rancangan lengkap.

b. Memilih architecture untuk top-level entity

c. Membuat objek yang dapat disimulasikan

d. Suatu unit VHDL yang dapat berisi deklarasi sejumlah type, subtype, constant, procedure, dan function.

38. Pernyataan yang benar dari statement berikut ini antara lain :

1) Pemodelan system digital

2) Pernyataan Concurrent and sequential

3) Pernyataan spesifikasi yang dapat dibaca mesin

4) Design lifetime > designer lifetime

5) Dokumentasi yang dapat dibaca Manusia dan mesin

a. 1, 2, 3

b. 1, 3, 5

c. 1, 2, 4, 5

d. 1, 2, 3, 4, 5

39. Type data objek pada VHDL yang dapat memiliki nilai : -1.0E+38 sampai +1.0E+38, yaitu :

a. Bit

b. Real

c. Integer

d. Enumeration

40. Mode port entity pada VHDL antara lain :

a. Input (IN), Output (OUT), Input-Output (INOUT

b. Input (IN), Output (OUT), Buffer

c. Semua benar

d. Semua salah

41. Dari gambar berikut, maka entity yang terdefinisi adalah..

a. A, B, Op : in std_logic_vector;

C, N, Z : out std_logic_vector;

b. A, B : in std_logic_vector;

C, N, Z : out std_logic_vector;

Op : inout std_logic_vector;

c. A, B : in std_logic_vector;

C, N, Z : out std_logic_vector;

d. A, B : in std_logic_vector;

C : out std_logic_vector;

Op, N, Z : inout std_logic_vector

42. Dari gambar berikut ini akan menghasilkan persamaan logika, yaitu :

a. f <= x1 and x2 or not x2 and x3

b. f <= (x1 and x2) or ((not x2) and x3)

c. Semua benar

d. Semua salah

43. Gambar soal no. 42, jika ditulis kedalam bahasa VHDL, maka akan menghasilkan :

a. ENTITY examp IS

PORT (x1,x2,x3: IN STD_LOGIC;

f : OUT STD_LOGIC);

END examp;

ARCHITECTURE LFunc OF examp IS

f <= (x1 AND x3) OR ((NOT x2) AND x3)

END LFunc ;

b. ENTITY examp IS

PORT (x1,x3: IN STD_LOGIC;

x2 : inout STD_LOGIC;

f : OUT STD_LOGIC);

END examp;

ARCHITECTURE LFunc OF examp IS

f <= (x1 AND x3) OR ((NOT x2) AND x3)

END LFunc ;

c. ENTITY examp IS

PORT (x1,x2,x3: IN STD_LOGIC;

f : OUT STD_LOGIC);

END examp;

ARCHITECTURE LFunc

f <= (x1 AND x3) OR ((NOT x2) AND x3)

END LFunc ;

d. ENTITY examp IS

PORT (x1,x2,x3: IN STD_LOGIC;

f : OUT STD_LOGIC);

END examp;

ARCHITECTURE LFunc OF examp IS

f <= (x1 OR x3) AND ((NOT x2) OR x3)

END LFunc ;

Untuk soal 44-45 :

-- Package declaration

library ieee;

use ieee.std_logic_1164.all;

package basic_func is

-- AND2 declaration

component AND2

generic (DELAY: time :=5ns);

port (in1, in2: in std_logic; out1: out std_logic);

end component;

-- OR2 declaration

component OR2

generic (DELAY: time :=5ns);

port (in1, in2: in std_logic; out1: out std_logic);

end component;

end package basic_func;

44. Manakah yang menjadi name_of_package dari listing program diatas ?

a. ieee

b. basic_func

c. AND2

d. Package declaration

45. Manakah yang menjadi name_of_package_body dari listing program diatas ?

a. AND2

b. OR2

c. Semua benar

d. Semua salah

46. Untuk menkomentari suatu line program menggunakan tanda…

a. Dua tanda strip, “- -“

b. Satu tanda strip, “ – “

c. Titik koma, “ ; “

d. Kurang dari sama dengan, “ <= “

47. Pada VHDL ada 2 metodologi eksekusi yang digunakan antara lain :

a. Concurrent statement

b. Sequential statement

c. Semua benar

d. Semua salah

48. Berikut ini yang merupakan concurrent statement, kecuali :

a. Blok statement

b. Process statement

c. Generate statement

d. Case statement

49. Berikut ini yang merupakan sequential statement adalah …

a. Blok statement

b. Process statement

c. Generate statement

d. Case statement

50. Berikut ini pernyataan aturan coding VHDL yang benar adalah :

1) Hanya concurrent statement yang dapat dituliskan dalam bagian pernyataan architecture

2) Sequential statement hanya boleh muncul dalam bagian procedure dan fungsi, dan dalam process statement

3) Signal digunakan untuk mengkomunikasikan antaran proses yang concurrent

4) Variable local hanya dapat dideklarasikan dalam bagian procedure dan fungsi dan dalam process statement dan tidak tampak diluarnya

a. 1, 2, 3

b. 1, 3

c. 2, 4

d. Semua benar